composante shiftersright_stage2 est
Port (in33: en std_logic_vector (7 downto 0);
stage2right: dans std_logic;
out18: sur std_logic_vector (7 downto 0));
composant d'extrémité;
composante shiftersright_stage4 est
Port (IN35: dans std_logic_vector (7 downto 0);
stage4right: dans std_logic;
out20: sur std_logic_vector (7 downto 0));
composante
fin;
commencer
shiftright0: shiftersright_stage1 carte de port (D, E
(0), signa15);
shiftright1: la carte de port shiftersright_stage2 (signa15 , E
(1), signa16);
shiftright2: la carte de port shiftersright_stage4 (de signa16, E
(2), Zact);
carrément
zeroact
lorsque Zact = "00000000 "
autre '0';
fin structurel;