Electronique et de la communication des pièces avec fonction
Cette programmes sont des exemples de bonnes et aucune erreur, et le programme en cours d'exécution avec une correcte et avoir un sorties fiables.
--- shifter gauche ---
Bibliothèque IEEE;
utiliser IEEE.STD_LOGIC_1164.ALL;
Utilisez IEEE.STD_LOGIC_ARITH.ALL;
Utilisez IEEE. STD_LOGIC_UNSIGNED.
ALL;
entité shiftleft_8 est
Port (A, B: dans std_logic_vector (7 downto 0);
outleft: sur std_logic_vector (7 downto 0);
zeroact: sur std_logic);
shiftleft_8 fin;
architecture structurelle des shiftleft_8 est
Signal signa6, signa7, Zact: std_logic_vector (7 downto 0) ;
composante shifter_stage1 est
Port (IN25: dans std_logic_vector (7 downto 0);
stage1: dans std_logic;
out10: sur std_logic_vector ( 7 downto 0));
composant d'extrémité;
composante shifters_stage2 est
Port (in27: dans std_logic_vector (7 downto 0);
stage2: dans std_logic;
OUT12: sur std_logic_vector (7 downto 0));
composant d'extrémité;
composante shifters_stage4 est
Port (in29: dans std_logic_vector (7 downto 0);
stage4: dans std_logic;
out14: sur std_logic_vector (7 downto 0));
composant d'extrémité;
Commençons
shiftleft0: la carte de port shifter_stage1 (A, B
(0), signa6);
shiftleft1: la carte de port shifters_stage2 (de signa6, B
(1), signa7);
shiftleft2: la carte de port shifters_stage4 (signa7, B
(2), Zact);
outleft
zeroact
lorsque Zact =
"00000000"
autre '0';
fin structurel;
--- shifter droite ---
Bibliothèque IEEE;
Utilisez IEEE.
STD_LOGIC_1164.ALL;
utilisation IEEE.STD_LOGIC_ARITH.ALL;
utiliser IEEE.STD_LOGIC_UNSIGNED.ALL;
entité shiftright_8 est
Port (D, E: en std_logic_vector (7 downto 0);
pure et simple: sur std_logic_vector (7 downto 0);
zeroact: sur std_logic);
shiftright_8 final;
architecture structurelle des shiftright_8 est
< p> de signa15 de signal, signa16, Zact: std_logic_vector (7 downto 0);
composante shiftersright_stage1 est
Port (IN31: dans std_logic_vector (7 downto 0);
stage1right : dans std_logic;
OUT16: sur std_logic_vector (7 downto 0));
composant d'